<Concise Report>차세대 반도체 3D집적기술 동향(2021년 4월 조사)(일본어판)
자료코드: R63200802 / 2021년 8월 16일 발행 /B5 44
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◆조사개요
본 조사 리포트는 정기간행물 Yano Eplus 2021년 5월호에 게재된 내용입니다.
■리서치 내용
~ nMOS와 pMOS를 수직으로 적층하는 CFET은 최첨단 3D집적화 기술로 주목. 한편 실리콘 다이의 집적기술도 빠른 속도로 진전~
1. 고밀도화의 핵심이 되는 3차원(3D) 집적기술
2. Si다이의 3D집적화 기술
3. 3D집적 반도체 시장규모 추이와 전망
【그림·표 1.3D집적 반도체 WW시장규모 추이와 전망(금액: 2019-2024년 예측)】
【그림·표 2.3D집적 반도체의 분류별 WW시장규모 추이와 전망(금액: 2019-2024년 예측)】
4. 반도체 3D집적 기술 관련 기업·연구기관의 대응 동향
4-1. 학교법인 오카야마이과대학
【그림1. 곡률반경이 다른 3D나노 다공질 그래핀의 SEM상(상), 저배율 TEM상(하), 3차원 다공질 그래핀의 종류: (a)곡률반경 500-1,000nm, (b)곡률반경 50-150nm, (c)곡률반경 25-50nm】
【그림2. (a)이온액체를 이용한 3D나노 다공질 그래핀 전기 2중층 트랜지스터의 개요도, (b), (c)페르미 준위 근방의 각도 적분 광전자 분광 스펙트럼과 전기 2중층 트랜지스터의 전달 특성 및 실험으로 예상되는 곡률에 대한 전자상태 변화의 모습】
【표 1. 곡률을 변화시켰을 때의 실온에서 다공질 그래핀의 디바이스 특성】
4-2. 국립연구개발법인 산업기술종합연구소 (1)프론트 엔드
(1) 3D적층에 따른 고밀도화 방안~프런트 엔드와 백 엔드
【그림3. 프론트 엔드 3D집적기술의 이점】
(2) 고 이동도 포스트 실리콘 재료의 3D적층에 의한 CMOS회로 동작에 성공
(https://www.aist.go.jp/aist_j/press_release/pr2014/pr20140609_2/pr20140609_2.html)
【그림4. InGaAs-nMOSFET/SiGe-pMOSFET 3D적층 CMOS단면의 모식도(a)와 전자현미경 이미지(b)】
(3) Si LSI의 미세화 한계를 타파한 빌드업 3D집적화 기술
【그림5. 트랜스퍼&빌트에 의한 3D집적】
【그림6)대 면적 웨이퍼를 이용한 GeOI웨이퍼의 실현】
4-3. 국립연구개발법인 산업기술종합연구소 (2)백 엔드
【그림7.3차원 집적 시스템의 모식도】
(1) 나노 입자 퇴적법에 의한 원뿔 Au범프 형성 기술
【그림8. 나노 입자 퇴적법에 의한 원뿔 Au범프 형성 기술】
【그림9. 나노 입자 퇴적법에 의한 원뿔 Au범프의 미세 형성을 나타내는 SEM상】
(2) 국가 프로젝트의 3차원 집적기반기술의 연구개발
①초고밀도 전자 SI기술 프로젝트(1999~2002년도)
【그림10. 20µm미세피치 접속대응 Si인터포저】
②입체구조 신기능 집적회로(드림칩)기술개발 프로젝트(2008~2012년도)
【그림11. 3D집적 시스템의 전원무결성(PI)】
③차세대 스마트 디바이스 개발 프로젝트(2013~2017년도)
【그림12. 차세대 스마트 디바이스 개발 프로젝트의 성과와 의의】
④IoT추진을 위한 횡단 기술개발 프로젝트(2016~2020년도)
【그림13. 이면 매설 메탈 배선 기술을 부여한 논리 회로의 4단 적층】
【그림14. 이면 매설 배선과 TSV를 형성한 CMOS웨이퍼】
【그림15. 이면 매설 배선과 TSV의 단면 SEM상】
4-4. 국립대학법인 도쿄공업대학
(1) BBCube
【그림16. 범프리스 WOW프로세스】
【그림17. 웨이퍼 두께와 기기 특성】
【그림18. COW프로세스】
【그림19. WOW프로세스와 COW/WOW프로세스의 플로우】
(2) BBCube의 메모리에 적용
【그림20. BBCube의 메모리에 적용(1)】
【그림21. BBCube의 메모리에 적용(2)】
【그림22. 반도체 미세화와 집적기술의 진전】
4-5. 국립대학법인 도쿄대학
(1) 3D스택 아키텍처
【그림23. (왼쪽)기존 2D메모리 어레이, (오른쪽)본 연구에서 제안하는 3D집적 메모리 어레이에 의한 IMC 개념도】
【그림24. 3차원 RRAM 어레이 스태킹 아키텍처】
【그림25. 트랜지스터의 채널 재료의 이동도, (왼쪽)프로세스 온도에 대한 이동도, (오른쪽)가로 세로 비율에 대한 이동도】
【그림26. (왼쪽)RRAM과 IGZO트랜지스터로 구성된 메모리 셀의 페어에 의한 XNOR연산의 기본 유닛, (오른쪽)시작한 메모리 어레이 사진】
(2) IGZO FET&RRAM디바이스 구조
【그림27. IGZO-FET과 RRAM디바이스 단면 구조】
【그림28. IGZO FET 각 층의 단면 TEM상】
【그림29. RRAM 각 층의 단면 TEM상】
4-6. T-Micro 주식회사
(1) 3D LSI의 구성과 이점
【그림30. 기존 LSI와 3D LSI을 비교한 모식도】
(2) 3D LSI의 과제와 해결책
(3) 3D LSI에 필요한 기술과 재료
【그림31. 3D LSI을 실현하기 위한 기술과 재료】
①Via First
②Via Middle
③Via Last
【그림32. LSI제조 플로우와 TSV형성 프로세스】
【그림33. 웨이퍼/칩 접합기술】
【표 2. 적층방법】
(4) 마이크로 범프 접합을 사용한 적층형 Pixel detector 및 센서 기술
①마이크로 범프 접합기술
【그림34. 적층형 센서/detector 단면 모식도】
②NpD법을 사용한 Au원뿔 범프 접합
【그림35. NpD장치를 사용한 범프 형성 과정】
③적층형 픽셀형 검출기
【그림36. 픽셀형 입자 검출기】
【그림37. Au원뿔 범프를 사용한 검출기의 형성 프로세스 플로우】
5. 반도체 3D집적기술의 장래 전망
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